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信号相位噪声ISA总线实现多路同步DDS信号源设计

2.1 参考时钟印刷电路板设计。布线时,采取电源退耦滤波、合理分割内电层、隔离数字地和模拟地等措施,有效地克服了计算机内部复杂的电磁干扰环境,得到了较好的测试结果。结果表明,信号在20MHz处的相位噪声优于一100dBc@lkHz,在O~0.5fs范围内的杂散抑制优于-55dBc。以DDS的尉新信号作为同步参考信号,三路DDS(包括DDS3的I/Q两路),从刷新时钟上升沿到DDS有信号输出,时间间隔均为305ns,能够实现精确的同步。  本文对基于计算机的DDS技术做了尝试。在没有增加屏蔽结构的条件下。频率合成器的相位噪声和杂散指标都满足系统要求,针对AD9854,通过精心设计,实现了多路DDS的同步和IQ正交输出。
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